| ghost08 |
2010-07-09 17:32 |
（中科院)集成電路設(shè)計(jì)驗(yàn)證
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摘要：設(shè)計(jì)驗(yàn)證（Design Verification）是集成電路設(shè)計(jì)中不可或缺的重要組成部分。功能驗(yàn)證是設(shè)計(jì)驗(yàn)證最基本的內(nèi)容，用于判別設(shè)計(jì)規(guī)范（Specification）和實(shí)現(xiàn)（Implementation）之間是否一致。本文介紹模擬驗(yàn)證、形式驗(yàn)證中的等價(jià)性檢驗(yàn)（Equivalence Checking）和模型檢驗(yàn)（Model Checking），介紹設(shè)計(jì)驗(yàn)證的基本原理以及我們在設(shè)計(jì)驗(yàn)證方面的基礎(chǔ)研究成果和工程應(yīng)用經(jīng)驗(yàn)。
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