沙特阿卜杜拉國王科技大學(xué)研究人員在微芯片設(shè)計領(lǐng)域創(chuàng)下新紀(jì)錄，成功研制出全球首個面向大面積電子器件的6層堆疊式混合互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）芯片。此前公開報道的混合CMOS堆疊層數(shù)從未超過兩層，這一突破標(biāo)志著芯片集成密度與能效邁上新臺階，為電子設(shè)備的小型化和性能提升開辟了新方向。

CMOS芯片幾乎存在于所有電子設(shè)備中，從手機(jī)、電視到衛(wèi)星和醫(yī)療儀器。與傳統(tǒng)硅基芯片相比，混合CMOS芯片在大面積電子領(lǐng)域更具優(yōu)勢，有望在柔性電子、智慧醫(yī)療和物聯(lián)網(wǎng)等領(lǐng)域發(fā)揮重要作用。

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長期以來，半導(dǎo)體行業(yè)一直依靠縮小晶體管尺寸來提高集成密度，但已接近量子力學(xué)的極限，同時成本也在急劇上升。要繼續(xù)推進(jìn)芯片性能，必須走出平面擴(kuò)展的思路，垂直堆疊晶體管是最具潛力的方向之一。

芯片多層堆疊的最大挑戰(zhàn)在于制造溫度。常規(guī)工藝往往需要幾百攝氏度的高溫，這在添加新層時可能會損壞下層結(jié)構(gòu)。而新方法中，所有工藝步驟的溫度均未超過150℃，多數(shù)步驟甚至接近室溫完成，顯著降低了材料受損風(fēng)險。

此外，層與層之間的表面必須盡可能光滑。新設(shè)計中改進(jìn)了工藝，使表面平整度優(yōu)于以往。而在垂直堆疊中，層間精確對準(zhǔn)尤為重要，研究團(tuán)隊也在這方面顯著優(yōu)化了制造流程。

在微芯片設(shè)計中，核心目標(biāo)就是在更小的空間里實現(xiàn)更高性能。此次研究通過優(yōu)化多個關(guān)鍵步驟，為垂直擴(kuò)展與功能密度的進(jìn)一步提升提供了一條可行路徑。